深度：HBM未来三年不需要上混合键合

今天，ZDNet Korea刊出一篇信息密度极高的报道：三星电子与SK海力士对下一代HBM导入混合键合的时点陷入深度踌躇，原因是这项技术的两大核心卖点——减薄与散热——其必要性正在下降，业界预计只有当HBM的I/O数量再度暴增时，导入的必要性才会重新浮现。围绕它的讨论指向同一个判断：混合键合进入HBM量产线的时间，比市场共识更晚。结论先行：至2029年年中，量产HBM不采用混合键合的概率为90%，真正的触发点在HBM5E的4096个I/O，2030年前后。

判断一项新工艺的导入时点，正确的问题从来不是"新工艺有多好"，而是"旧工艺什么时候死"。热压键合（TC bonding）的死因清单上只有三条：高度不够、热散不掉、间距压不下去。逐条验尸，会发现三条死因在未来三年内一条都不成立。

高度：一道被算术解开的题

HBM厚度标准在HBM3E之前是720微米，进入HBM4放宽到775微米，主因是堆叠层数从8层、12层上探至12层、16层；如今JEDEC正在讨论将20层堆叠的HBM5厚度进一步放宽到900至最高1000微米。这组数字的含义可以用简单算术展开：扣除基底裸片与顶部保护层约100微米，775微米下堆20层，每层"裸片加键合层"的平均预算被压到约34微米，DRAM裸片必须减薄到25微米以下——那是晶圆翘曲、TSV铜凸出与应力失控的危险区间；放宽到1000微米，回到约45微米的舒适区，现有工艺无需任何革命。业界估计：仅放宽50微米就足以支撑20层堆叠，而导入混合键合意味着现有设备的整体置换与巨额成本，因此存储厂商普遍支持放宽厚度标准。

委员会敢于放宽，是因为系统的高度基线在整体上移。TSMC-SoIC将计算裸片的堆叠高度抬升至775微米基线之上数十微米，英伟达与AWS均计划采用，HBM厚度标准的相应放宽几乎不可避免——放宽的需求不只来自存储厂，代工厂同样有利益诉求。720微米原本被认为使16层HBM4非混合键合不可，一轮游说之后JEDEC放宽到775微米，MR-MUF与TC-NCF双双续命。同样的剧本正在HBM5上重演。

散热：串联与并联的物理学

混合键合去除导热率仅约0.2W/mK的underfill，让铜与硅直接接触，垂直热阻大幅下降。这个论点没有错，但它回答的是次要问题。HBM最热的点不在堆叠中部，而在基底裸片上的D2D PHY——与GPU对话的高速接口。这一层持续搬运每秒数TB的数据，加上近旁处理器本身的巨大热量，热点在极小面积内快速累积，传统设计只能让热量间接地穿越core die与封装结构向外逃逸。混合键合优化的是这条串联路径上每一段的电导；而两家韩国厂商做的是另一件事——在热点旁边开一条并联旁路。

SK海力士的iHBM将电绝缘、高导热的硅基集成散热元件（ICE）直接布置在D2D PHY区域，在封装内部建立专属散热通道，总热阻降幅超过30％；三星在Computex 2026展出的HBM5实体模型中，将Heat Path Block立在core die旁，把堆叠内部热量抽出并导向冷板，两家方案均瞄准HBM5，量产不早于2028年。旁路足够粗时，串联路径上的精雕细琢就退居次要。对照KAIST路线图对HBM5约4TB/s带宽、每栈约100瓦功耗的预测，30％的热阻降幅大约就是一整代产品的散热裕度。更关键的是量产性：iHBM与SK海力士自有的Advanced MR-MUF工艺集成，并与晶圆级封装形成协同，可直接量产；散热元件的实现与布置在技术上难度不大，对存储厂而言是稳妥的选项。

间距：真正的强制函数，但闹钟拨到了2030年

焊料微凸点有其物理宿命：TC键合的凸点在熔融时向侧面铺展，被认为难以支撑I/O数量的进一步超越。微凸点间距长期停留在40至55微米区间，而混合键合支持10微米以下的间距，层间间隙归零。HBM4已将I/O翻倍至2048，间距被压向20至30微米量级——正在逼近焊料桥连风险陡增的工艺地板；业界讨论中，HBM5E的I/O将再度翻倍至4096，届时间距极窄，必须采用混合键合。固定滩线内焊点翻倍，间距除以约1.4，直接跌穿焊料的地板——这才是混合键合真正的、不可绕过的强制函数。

但注意时间坐标的漂移。KAIST的学术路线图曾把4096-bit放在HBM5上，而产业讨论已将其推至HBM5E，对应2030年前后。为什么能推？因为带宽还有另一条路：单引脚速率。HBM4E在同样的2048-bit接口上将每引脚速率翻倍至16Gbps，单栈带宽达4.1TB/s。英伟达已放弃Rubin Ultra原定的4计算裸片加16栈HBM4E的设计，转向双裸片配8栈方案，容量从原计划缩至每GPU约384GB，且HBM4E从16层降规格为12层，与美光、SK海力士的量产良率计划直接相关。据了解目前客户与存储厂之间关于16层HBM的讨论并不活跃，HBM4E大概率仍以12层产品为主力。层数不涨则厚度不缺，速率翻倍则引脚不增，间距便不破——三条死因在2029年之前一条都不成立。

良率、短缺与显示性偏好

经济学的部分更残酷。三星以混合键合制作的HBM4样品已交英伟达等大客户评估，但实际良率据称仅约10％；三星最激进的目标也只是最早2028年在HBM4E 16层上导入，SK海力士则预计从20层以上产品才开始采用。成熟TC产线的良率在70％至80％区间，两者相差七倍。

这个七倍差距不是学习曲线三年能磨平的坡度，而是物理体系切换的鸿沟——笔者几个月前分析过，这里再简单说下。混合键合铜垫与介质的共面误差要压进个位数纳米，铜面还必须恰好低于氧化硅面2至3纳米——退火时铜以约17ppm/K的热膨胀系数胀起，恰好填平间隙形成冶金结合，多则顶裂介质、少则接触开路，达成这种平坦度的CMP而非键合机本身，才是真正的命门。其次是颗粒的放大效应：两片刚性硅面之间，一颗亚微米级尘埃会撑出毫米级的键合空洞，杀伤半径放大三个数量级，等于要求后道产线具备EUV光刻间级的洁净度。第三是不可逆性：氧化硅表面一经接触便被范德华力瞬间抓合，没有中间态、不可返修，只能以已知良品裸片逐层堆叠。而真正致命的是串联幂律：20层堆叠意味着19次键合，单次良率99％，整堆尚余约83％；单次95％，整堆便塌到38％。用这条幂律反推三星的10％：16层15次键合对应单界面良率约86％，而量产线要站上80％，单界面必须做到99％——等于缺陷密度再降一个数量级。TC键合的焊料在回流中有表面张力自对准、有容错、有返修，混合键合三者皆无。以当前CMP、洁净与量测能力的进展速率作外推，这段爬坡更像四到五年，而非三年。

而此刻的宏观背景是存储器历史性短缺：三星与SK海力士公开警告AI驱动的存储紧缺可能持续到2027年，OpenAI与三星、SK海力士的合作意向指向每月约90万片晶圆量级的DRAM供应。在每一片晶圆都被锁定的年份，把量产线切换到良率打一折的工艺，机会成本以十亿美元计。工艺换代从来发生在旧工艺物理性失效之时，而不是新工艺美学上更优之时。

SK海力士2026年2月才搭建混合键合先导线，据说该先导线截至近期甚至尚未启动试产，混合键合当前良率极差，Besi近期真正的增量来自TSMC COUPE与CPO的光电集成，而非HBM。设备端的表态同样克制：在HBM专用TC键合机市场持有71.2％份额的韩美半导体正把混合键合机瞄准HBM6世代。

混合键合本是能把SK海力士的MR-MUF护城河一键清零、让追赶者重开牌局的技术；最有动机推动它的三星，如今却同步押注了不换键合平台的HPB。当最想掀桌子的玩家也选择先把这一桌打完，桌子短期内就不会被掀。

结论与可证伪条件

当然可能出现概率极低的三种情形：三星为夺回份额在HBM4E 16层上孤注一掷且将良率拉过60％；某大客户的定制HBM提出TC物理上无法满足的形态要求；JEDEC厚度放宽谈判意外流产。

接下来说持仓思路。其一，TC键合产业链多出两到三年的确定性现金流，市场此前为"混合键合替代"计提的估值折价需要回补，ASMPT去年TC键合机收入激增146％、韩美半导体的份额垄断都将比预期更持久。其二，Besi与应用材料的混合键合叙事没有消失，只是主战场近期在逻辑SoIC与CPO光电集成，估值之锚应随之迁移，HBM是2029年之后的期权而非2027年的利润。其三，散热价值量正从系统级冷板向封装内部迁移，ICE与HPB是HBM物料清单上的新增行项，也是观察HBM5竞争格局的新变量——技术不换代，格局便不洗牌，而SK海力士恰是这场"不革命"的最大受益者。