新加坡《联合早报》今天明确报道，华为公司预计，即使在美国制裁导致中国难以买到最尖端芯片制造设备的情况下，到2031年，它仍将设计出晶体管密度达1.4纳米制程水准的高端芯片。

在5月25日在上海举行的2026国际电路与系统研讨会（ISCAS 2026）上，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中正式公布了这一目标。与以往不同的是，华为此次并非沿着传统的 "几何缩微" 路线追赶，而是提出了一套全新的半导体发展理论——"韬 (τ) 定律"，这也是中国在全球半导体领域首次提出指导产业发展的新原则。

过去半个多世纪，摩尔定律一直主导着半导体行业的发展，即集成电路上的晶体管数量每18-24个月翻一番，性能也随之提升。然而近年来，随着晶体管尺寸逼近物理极限，摩尔定律正面临严峻挑战。不仅晶体管 "几何缩微" 的速度明显放缓，研发和制造成本也呈指数级上升，传统的芯片发展路径已经走到了十字路口。

对于华为而言，这一挑战更加严峻。自2019年以来，美国持续升级对华芯片制裁，不仅禁止向华为出口先进芯片，还限制了EUV光刻机等关键制造设备的供应，使华为无法获得全球最先进的制程工艺。在这样的背景下，华为不得不另辟蹊径，探索一条不依赖先进光刻技术的芯片发展新道路。

"韬 (τ) 定律" 正是华为六年探索的成果。该定律提出以 "时间缩微" 替代 "几何缩微"，以系统性降低时间常数 τ 为核心目标，通过逻辑折叠等创新技术，持续压缩芯片内部的信号传播时延，从而不断提升晶体管密度和系统性能。简单来说，传统思路是 "把晶体管做小"，而华为的新思路是 "让信号跑得更快"。

具体来看，"韬定律" 构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。在器件层面，通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数；在电路层面，通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度；在芯片层面，通过 "软件、架构、芯片" 的全栈软硬芯协同设计，提高系统级并行度和效率；在系统层面，定义灵衢总线，重构计算系统互联协议，大幅降低系统通信时延。

其中最引人注目的是逻辑折叠技术。这项技术可以理解为把平面电路 "叠起来"，分成上下两层甚至多层，关键路径上的信号不再绕远路，而是 "穿楼板" 直通。

华为的实验数据显示，在固定制程节点的前提下，通过将芯片电路在垂直方向分层折叠、以超精密键合工艺连接，可以实现单代晶体管密度提升 53%、处理器能效提升41%——这一成果此前需要3年的光刻工艺推进才能达到，而现在通过封装结构创新在一代内就实现了。

值得强调的是，"韬定律" 并非空头理论。何庭波在演讲中透露，在过去六年的实践中，华为已经成功设计并量产了381款遵循 "韬定律" 的芯片，广泛覆盖了智能手机、AI计算、通信设备等千行百业的需求。这充分证明了该技术路径已经具备大规模产业化的能力。

更令人期待的是，将于2026年秋季面世的新一代麒麟芯片，将率先完整采用逻辑折叠技术。据预测，这款芯片的处理器核频率将回升至3.1GHz，性能和能效都将有显著提升。这意味着消费者很快就能在实际产品中体验到 "韬定律" 带来的技术红利。

华为此次公布的2031年达到1.4纳米等效水平的目标，也引发了全球半导体行业的广泛关注。作为对比，全球最大的晶圆代工厂台积电此前宣布，将于2028年量产A14（1.4 纳米）制程芯片。虽然华为在时间上晚了三年，但考虑到华为无法获得EUV光刻机等先进制造设备，这一目标已经相当惊人。

消息公布后，5月25日中国A股半导体板块应声大涨。晶圆代工厂华虹公司涨停、中芯国际涨18.78%；封装厂商长电科技、通富微电涨停；EDA软件股华大九天涨15.04%。这反映了资本市场对华为技术路线和中国半导体产业未来发展的信心。

华为此次的发布表明中国企业已经不再满足于在别人制定的规则下跟跑，而是开始探索自己的技术道路，甚至有能力为全球产业发展制定新的规则。这种创新精神和自主研发的决心，正是中国高科技产业能够在重重封锁下不断突破的关键所在。