【华为详解逻辑折叠核心技术，华为优化体系贯穿硬件到系统层面】今日，在电气电子工程师学会（IEEE）举办的国际电路系统研讨会 ISCAS 2026 上，华为创新性地提出了“逻辑折叠 (LogicFolding)”等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。该体系以系统性降低时间常数 τ 为目标，旨在驱动各层级性能、能效、晶体管密度的持续提升：

器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数 τ；

电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；

芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；

系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

值得一提的是，预计到 2031 年，基于韬 (τ) 定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。华为半导体领域新突破